事隔已久，当年做过的实验，如今已经很难一一记起。但重新翻阅6205的资料，仍然有新的认识，大概当时陷入了某一个点而不能自持，如今以局外人来看，也许会更清晰。
以前我们总认为板子设计对PLL倍频产生了影响，但从没有想过PLL倍频电路也会对板子本身产生影响，PLL电路电源端的低通滤波器和环路滤波器的设计，应该引起我们的重视。可以按以下步骤检验：
1. 测试数据总线上的波形
2. 将晶振取下，再测试数据总线上的信号波形
3. 对比波形，如果相差很大，那就证明了我的猜测
另外还可以做的实验：使用50MHz的晶振，采用×4模式，也许会有所改观，因为以前的实验证明0被误成1的概率比1被误成0的概率低，而×4是‘001’，而×10是‘011’
加油~~很多项目的未来就靠这次攻关了~
据我以前做过的PLL电路的经验来说，PLL的环路滤波器和电源端的低通对PLL的影响很大。尤其是PLL的环路滤波器，因为它里头是非常微弱的信号，很容易受到外部干扰，而它一旦受到干扰，就会造成PLL短时间的失锁，一般PLL主芯片内部都有失锁检测电路，一旦失锁，它将重新启动试图再次锁定。据我的经验，做PLL电路最好用无源晶振，我以前在创新基地用的是自己焊的通用板，抗干扰很弱，用有源晶振会造成PLL的相位噪声太大，而且时不时的失锁。电子设计竞赛时做过一块数模混合的小板子，为了保险起见做了两块，一块用无源晶振，一块用有源晶振，最后结果是用无源晶振的电路性能要好很多。频率越高的有源晶振越会引起干扰。要是6205支持无源晶振不妨试试，不过无源晶振最高频率一般只有30MHz，50MHz只能用有源了。
谢谢当当指点，我马上把你的意见转给大家看，_